TSMC SoIC 3D 스태킹 로드맵, 현재 6마이크론 피치에서 2029년 4.5마이크론으로 가는 경로 제시 — Fujitsu의 Monaka CPU, 페이스투페이스 칩렛 스태킹 수혜
TSMC SoIC 3D stacking roadmap outlines path from 6-micron pitches today to 4.5-micron in 2029 — Fujitsu's Monaka CPU to benefit from face-to-face chiplet stacking
TL;DR AI
1분핵심 요약
TSMC는 SoIC 3D 패키징 로드맵에서 인터커넥트 피치를 2025년 6마이크론에서 2029년 4.5마이크론으로 줄일 계획이라고 밝혔다.
또한 face-to-face와 face-to-back 스태킹 지원을 확대해 멀티 다이 설계의 집적도를 높일 방침이다.
이로 인해 AI·HPC 프로세서에서 더 빠르고 전력 효율적인 칩렛 통합과 향상된 대역폭·지연 성능이 기대된다.
후지쯔의 Monaka CPU를 포함한 향후 고객 설계도 이 고밀도 3D 통합 로드맵의 수혜를 볼 전망이다.
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